发现问题的版本：DDR4 v5.0、DDR3 v5.0
对于 DDR4，请查看（Xilinx 答复 69035），而对于 DDR3，则请查看（Xilinx 答复 69036）
生成 MIG DDR3 或 DDR4 64 位数据位宽设计时，如果生成输出产品，可能会出现以下错误消息：
ERROR: [#UNDEF] There are certain ports which are still unassigned as per the selected data width 64, design generation can be done correctly once all the bytes/sites are assigned.
这是一个已知问题，其中在 MIG GUI 的分组规划页面中，Addr/Ctrl-2 字节组没有放在字节信道中。
要解决该问题，请在分组计划页面手动选择每个字节的信道，包括 Addr/Ctrl-2。
在某些情况下，可能还需要使用 MIG GUI 下一页的 I/O 计划器来放置额外的标量引脚和差分系统时钟 (sys_clk)。
修订历史：
| Answer Number | 问答标题 | 问题版本 | 已解决问题的版本 |
|---|---|---|---|
| 69035 | UltraScale/UltraScale+ DDR4 - Release Notes and Known Issues | N/A | N/A |
| 69036 | UltraScale/UltraScale+ DDR3 - Release Notes and Known Issues | N/A | N/A |