本答复记录提供一个可供下载的 PDF 格式的 MIG 7 系列 DDR2/DDR3 PHY Only 设计指南，以加强其易用性。答复记录以 Web 方式提供，且内容会随新信息的出现而经常更新。访问此答复记录，以获取最新的 PDF 版本。
注：本答复记录是 Xilinx MIG 解决方案中心的一部分 (Xilinx 答复 34243)。Xilinx MIG 解决方案中心可解决所有与 MIG 相关的问题。无论您是要使用 MIG 来进行新设计还是要解决问题，请使用 MIG 解决方案中心来指导您获取相应的信息。
请下载附在本解决方案末尾的 MIG 7 系列 DDR2/DDR3 PHY Only 设计指南 (PDF)。
MIG 7 系列 DDR3/DDR2 LogiCORE IP 以完整的存储器接口设计提供，包含物理层 (PHY)、高效的存储控制器和用户接口模块。所有模块以 HDL 源代码提供。一般来说，完整的7 系列 MIG DDR3 / DDR3 设计满足，甚至超出了客户的存储设计要求。然而，一些应用可能会受益于面向目标访问模式的自定义控制器。在这些情况下，Xilinx 支持使用 MIG 7 系列 IP 的 PHY only 部分连接至自定义控制器。本答复记录提供必要的信息，将自定义控制器连接至 MIG 7 系列 PHY 设计。
修订历史：
02/12/2014 - 更新 PDF 附件
02/12/2013 - 更新 PDF 附件
11/12/2012 - 新 PDF 附件
09/11/2012 - 初始版本
| 文件名 | 文件大小 | File Type |
|---|---|---|
| Xilinx Answer Record 51204 - MIG 7 Series DDR2/DDR3 PHY Only Designs | 645 KB |
| Answer Number | 问答标题 | 问题版本 | 已解决问题的版本 |
|---|---|---|---|
| 34926 | MIG 7 Series and Virtex-6 DDR2/DDR3 Solution Center Design Assistant - Interfaces | N/A | N/A |
| 34243 | Xilinx Memory Interface Solution Center | N/A | N/A |
| 51914 | MIG 7 Series DDR3/DDR2 - Generated RTL Parameter, UCF Constraint, and Signal Descriptions | N/A | N/A |
| 51898 | MIG 7 系列 DDR3/DDR2 – 设计助手 - 物理层概述 | N/A | N/A |
| 52047 | MIG 7 Series Design Assistant - PHY Architecture | N/A | N/A |
| AR# 51204 | |
|---|---|
| 日期 | 02/06/2014 |
| 状态 | Active |
| Type | 综合文章 |
| IP | |