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10G Ultra-Low Latency Ethernet MAC / PCS / PMA

要求信息

产品描述

The 10G Ultra-Low Latency Ethernet MAC / PCS / PMA is the industry leading solution for latency critical Ethernet applications such as high-frequency trading and data center Ethernet switches. The core is designed using advanced techniques leading to unmatched, ultra-low gate count utilization and amazing latency performances. The IP core supports full wire line speed with a 64-byte packet length. It also supports back-to-back or mixed length traffic, up to jumbo frame size, with no dropped packets.

主要特性与优势

  • Configurable statistics vector and collector on transmit and receive MAC/PCS data
  • Programmable Tx and Rx path VLAN detection
  • Soft PCS logic (10GBASE-R) interfacing to standard SERDES at 10.3125Gbps
  • Highly optimized implementation resulting in ultra-low latency and very low gate count
  • Compliant with the IEEE 802.3-2012 High Speed Ethernet Standard

器件实现矩阵

面向此核实现范例的器件使用矩阵。联系供应商了解更多信息。

系列 器件 速度等级 工具版本 硬件验证？ 片 LUT BRAM DSP48 CMT GTx FMAX (Mhz)
Virtex 7X EP Family XCE7VX690 -2 Vivado 2019.1 Y 0 3846 0 0 0 0 322

IP 质量指标

综合信息

数据创建日期 Mar 07, 2022
当前 IP 修订号 1.3
当前修订日期已发布 Sep 01, 2016
第一版发布日期 Jul 06, 2016

Xilinx 客户的生产使用情况

Xilinx 客户成功生产项目的数量 10
可否提供参考？ Y

交付内容

可供购买的 IP 格式 Netlist, Source Code
源代码格式 Verilog
是否包含高级模型？ N
提供集成测试台 Y
集成测试台格式 Verilog
是否提供代码覆盖率报告？ N
是否提供功能覆盖率报告？ Y
是否提供 UCF？ XDC
商业评估板是否可用？ N
评估板所用的 FPGA N/A
是否提供软件驱动程序？ N/A

实现方案

代码是否针对 Xilinx 进行优化？ N
定制 FPGA 优化技术 None
所支持的综合软件工具及版本 Vivado Synthesis
是否执行静态时序分析？ Y
AXI 接口 AXI4-Stream
是否包含 IP-XACT 元数据？ N

验证

是否有可用的文档验证计划？ Executable and documented plan
测试方法 Directed Testing
断言 N
收集的覆盖指标 Code, Functional
是否执行时序验证？ N
可用的时序验证报告 N
所支持的仿真器 Mentor ModelSIM; Mentor Questa

硬件验证

在 FPGA 上进行验证 Y
所使用的硬件验证平台 Xilinx KC705; ReflexCES XpressV7; Xilinx UltraScale VCU108
已通过的行业标准合规测试 N
是否提供测试结果？ N