May 05, 2015
2015 年 5 月 5 日，中国北京 - All Programmable 技术和器件的全球领先企业赛灵思公司（Xilinx, Inc. (NASDAQ:XLNX)）今天宣布推出可加速系统验证的 Vivado® 设计套件 2015.1 版。 该版本具备多项可加速全可编程 FPGA 和 SoC 开发及部署的主要先进功能。全新版本包含 Vivado 实验室版本（Vivado Lab Edition）、加速的 Vivado 仿真器与第三方仿真流程、交互式跨时钟域（CDC）分析以及赛灵思软件开发套件（SDK）提供的系统性能分析。
全新的 Vivado 实验室版本
Vivado 实验室版本是一款免费的轻量级 Vivado 设计套件的编程与调试版本。该实验室版本包含 Vivado 器件编程器、Vivado 逻辑与串行 I/O 分析器以及内存调试工具，专门针对无需全功能 Vivado 设计套件的实验室环境。Vivado 实验室版本是比全功能 Vivado 设计套件小 75% 的 简易版，大幅缩短了实验室的设置时间，并减少了系统内存需求。对需要通过以太网进行远程调试或编程的设计团队来说，Vivado 设计套件 2015.1 版还提供了独立的硬件服务器，其大小还不到完整版 Vivado 设计版本的 1%。
Vivado 仿真器及第三方仿真流程
Vivado 设计套件 2015.1 版还提升了仿真流程，可将 LogiCORE™IP 编译时间缩短 2 倍以上，让整体仿真性能比此前版本快 20%。新版本还全 面集成了赛灵思联盟计划成员 Aldec、Cadence Design Systems、Mentor Graphics 和新思科技（Synopsys）所提供的仿真流程。
Aldec 公司 CEO Stanley Hyduke 博士表示：“利用赛灵思 Vivado 工具指令语言（Tcl）库的基础架构，Aldec 现在能在 Vivado 设计套件中全面集成 Riviera-PRO 和 Active-HDL。这种独特的集成 功能将给客户带来极佳的简便易用性优势。”
交互式跨时钟域分析
赛灵思还提供交互式 CDC 分析功能，进一步扩展了其先进的验证功能组合。该功能支持设计人员在设计早期阶段调试 CDC 问题，从而减少了昂贵的系统内调试周 期，提升了生产力。结合 Vivado 设计套件的交互式时序分析和交叉探测特性，CDC 分析功能可提供强大的时序分析和调试功能，并加速产品上市进程。
赛灵思 SDK 加入先进的系统内性能分析与验证功能
为加速开发 Zynq®-7000 全可编程 SoC，赛灵思针对裸机和 Linux 应用扩展了其系统性能分析工具套件。赛灵思 SDK 现使嵌入式软件开发人员能够 分析其 SoC 设计的性能和带宽，包括处理器子系统 （PS）的关键性能参数，以及 PS、可编程逻辑 （PL）和外部存储器之间的带宽分析。采用 AXI 流量生成 器的系统建模设计则可用于Zynq-7000 全可编程 SoC ZC702 和 ZC706 评估板。
供货情况
Vivado 设计套件 2015.1 版可为赛灵思 7 系列 FPGA 与 SoC 以及 UltraScale™ 器件提供支持，现已开始供货。欢迎在以下网址下载 Vivado 设计套件 2015.1 版：m.akhomesold.com/download。如需了解更多信息，欢迎观看 Vivado 2015.1 最新消息的快速入门视频，报名参加培训，并充分利用 UltraFast 设计方法以及基于 Vivado 设计套件的目标参考设计，从而快速提高生产力。
关于赛灵思
赛灵思是 All Programmable 器件、SoC 和 3D IC 的全球领先供应商，其行业领先的产品与新一代设计环境以及 IP 核完美地整合在一起，可满足客户对可编程逻辑乃至可编程系统集成的广泛需求。如需了解更多信息，敬请访问赛灵思中文网站: //m.akhomesold.com/。
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