针对一般设计过程出现的重大问题创建设计咨询答复记录，精选后用于 Xilinx 提醒通知系统。
此设计咨询包含 Kintex UltraScale FPGA 及影响 Kintex UltraScale FPGA 设计的相关问题。
2019 年 7 月 15 日发布提醒的设计咨询
| 07/12/2019 | (Xilinx Answer 72314) | 有关 UltraScale HW-SYSMON 的设计咨询：I2C 接口的安全性意外启用写入功能 | [SECURITY] |
2018 年 10 月 12 日发布提醒的设计咨询
| 10/12/2018 | (Xilinx Answer 71564) | UltraScale/UltraScale+ 的设计咨询：2018.2（及更新版本）Vivado 在部分比特流中重复使用 AES/Key IV | [SECURITY] |
2017 年 6 月 19 日发布的设计咨询提醒
| 06/13/2017 | (Xilinx 答复 69152) | 设计咨询 2017.1 战术补丁，针对使用组件模式原语的 Vivado 双向逻辑问题（IOBUF 与 IDDRE1、ISERDESE3、ODDRE1、OSERDESE3 或 FDCE/FDPE/FDRE/FDSE 配合使用，IOB=TRUE） |
2017 年 4 月 17 日发布提醒的设计咨询
| 04/17/2017 | (Xilinx 答复 69034) | 7 系列、UltraScale 和 UltraScale+ 的设计咨询，Vivado 2016.3 之前的所有版本都没有包括差分 I/O 标准的飞行时间延迟。 |
2017 年 4 月 10 日发布提醒的设计咨询
| 04/10/2017 | (Xilinx 答复 68832) | 采用 Vivado 2016.4（或更早版本）进行 UltraScale FPGA、UltraScale+ FPGA 以及 Zynq UltraScale+ MPSoC eFUSE 编程的设计咨询 | [SECURITY] |
2016 年 12 月 26 日发布的设计咨询提醒
| 12/26/2016 | (Xilinx 答复 68169) | Kintex UltraScale FPGA 和 Virtex UltraScale FPGA 的设计咨询 — 所有设计所需的最新最低生产速度规范版本（速度文件） |
2016 年 12 月 19 日发布的设计咨询提醒
| 12/19/2016 | (Xilinx 答复 67645) | 有关 7 系列和 UltraScale 架构 FPGA 配置回退和 POST_CRC limitation 限制的设计咨询 | [SECURITY] |
2016 年 11 月 1 日发布的设计咨询提醒
| 11/01/2016 | (Xilinx 答复 68006) | Xilinx 设计工具（Vivado、SDAccel、SDSoC）2016.1 和 2016.2 write_bitstream 的设计咨询 — 多线程可能会导致配置存储器单元设置不正确 |
2015 年 12 月 21 日发布的设计咨询提醒
| 12/21/2015 | (Xilinx 答复65792) | 有关 UltraScale RSA 认证的设计咨询 - 当使用较小的配置接口宽度时，使用 RSA 身份验证的 UltraScale 器件将使比特流身份验证失效。 | [SECURITY] |
2015 年 11 月 30 日发布的设计咨询提醒
| 11/30/2015 | (Xilinx 答复 65998) | 设计咨询 — 系统监控器和 PCI Express：I2C_SDA、I2C_SCL、PERSTN0 或 PERSTN1 I/O 引脚的引脚电压低于预期电压 |
2015 年 10 月 19 日发布的设计咨询提醒
| 10/19/2015 | (Xilinx 答复 65710) | 面向 Kintex UltraScale 速度文件的设计咨询 - -3 个速度文件发布错误（KU095） |
2015 年 7 月 6 日发布的设计咨询提醒
| 07/06/2015 | (Xilinx 答复 64838) | UltraScale FPGA 收发器向导的设计咨询：Vivado 2015.2 中的 GTH 生产更新 |
2015 年 5 月 4 日发布的设计咨询提醒
| 05/04/2015 | (Xilinx 答复 64347) | 面向 UltraScale 速度规范的设计咨询 - 2015.1 量产速度规范变更 |
2015 年 3 月 2 日发布的设计咨询提醒
| 03/09/2015 | (Xilinx 答复 63698) | UltraScale Kintex FPGA Speed 文件的设计咨询 - 专用 SRL 可能出现的保持时间错误- 带有 CFGLUT5SRL 的路径 |
2014 年 12 月 1 日发布的设计咨询提醒
| 12/01/2014 | (Xilinx 答复 62870) | 有关 Virtex UltraScale 器件和 Kintex UltraScale 器件封装更改的设计咨询 |
2014 年 11 月 10 日发布的设计咨询提醒
| 11/10/2014 | (Xilinx 答复 62631) | 面向 Vivado 2014.3 的设计咨询 – 针对 7 系列和 Ultrascale FPGA 的编程 eFUSE 寄存器操作失败 | [SECURITY] |
2014 年 10 月 13 日发布的设计咨询提醒
| 10/13/2014 | (Xilinx 答复 62157) | 面向 MIG UltraScale QDRII+ 的设计咨询 – I/O Planner 未捕捉到管脚 DRC 违规 |
2014 年 7 月 28 日发布的设计咨询提醒
| 04/28/2014 | (Xilinx 答复 61611) | 面向 Kintex UltraScale ASCII 封装文件升级的设计咨询 |
修订历史：:
| 07/06/2015 | 新增 64838 |
| 10/13/2014 | 新增 62157 |
| Answer Number | 问答标题 | 问题版本 | 已解决问题的版本 |
|---|---|---|---|
| 61611 | 面向 Kintex UltraScale ASCII 封装文件升级的设计咨询 | N/A | N/A |
| 62631 | Design Advisory for Vivado 2014.3 - Program eFUSE Registers operation failure for 7 series and UltraScale FPGAs | N/A | N/A |
| 65998 | 设计咨询 — 系统监控器和 PCI Express：I2C_SDA、I2C_SCL、PERSTN0 或 PERSTN1 I/O 引脚的引脚电压低于预期电压 | N/A | N/A |
| 69152 | 设计咨询 2017.1 战术补丁，针对使用组件模式原语的 Vivado 双向逻辑问题（IOBUF 与 IDDRE1、ISERDESE3、ODDRE1、OSERDESE3 或 FDCE/FDPE/FDRE/FDSE 配合使用，IOB=TRUE） | N/A | N/A |
| AR# 61598 | |
|---|---|
| 日期 | 03/10/2020 |
| 状态 | 活跃 |
| Type | 设计咨询 |
| 器件 | |