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AR# 61087

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2014.2 Vivado IP 版本说明 - 所有 IP 变更信息

描述

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解决方案

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客户承担
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应用中的风险和责任，且适用产品责任约束的相关法律
和法规。

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32 位 PCI 发起方/目标方（7 系列）(5.0)
* 5.0版本（修订版 4）
* 无变化。

3GPP LTE 信道估计器 (2.0)
* 2.0版本（修订版 5）
* 产品简介从 xmp 重命名为 pb。

3GPP LTE MIMO 解码器（3.0）
* 3.0版本（修订版 5）
*产品简介从xmp重命名为pb。

3GPP LTE MIMO 编码器（4.0）
* 4.0版本（修订版 5）
*产品简介从xmp重命名为pb。

3GPP Mixed Mode Turbo 解码器（2.0）
* 2.0版本（修订版 5）
*内部修改管理进程改进，无功能变化。

3GPP Turbo 编码器（5.0）
* 5.0版本（修订版 4）
* 无变化。

3GPPLTE Turbo 编码器（4.0）
* 4.0版本（修订版 4）
* 无变化。

64 位 PCI 发起方/目标方（7 系列）（5.0）
 * 5.0版本（修订版 4）
* 无变化。

7 系列 FPGA 收发器向导（3.3）
* 3.3版本
* 添加对国防级（XQ）Zynq 7045的rf900封装支持。
* 添加了逻辑，在参考时钟可用前保持为 CPLL/QPLL 断电状态。
* 解决了 GTH/GTP 的多次复位问题。
* 针对错误路径修改约束文件（设计咨询 60356）

7 系列 PCI Express 集成模块（3.0）
* 3.0版本（修订版 2）
* 增加AZynq7030器件支持。
* 添加了QArtix 50t器件支持。
*仅当示例设计中选择共享逻辑选项Shared Logic（时钟）时启用PIPE仿真和外部PIPE接口支持。

AHB-Lite 到 AXI 桥接器（3.0）
* 3.0版本（修订版 1）
* 面向时序DRC的示例设计XDC更新
* 更新示例设计，使用时钟向导生成时钟。

AXI 10G-以太网（1.2）
* 1.2版本（修订版 1）
* 修复VHDL项目中的收发器复位逻辑（Verilog项目没有问题）。
* 修复 1 步进逻辑，使得帧中较早字节位置能出现校正字段修改。除IPv UDP包外，这将允许1步进修改2层包。
* 调整64位部分纳秒字段流水线逻辑，以简化时序收敛。
* 更新到底层xlconstant 子核的最新版本，无功能变化。

AXI AHBLite 桥接器（3.0）
* 3.0版本（修订版 1）
* 面向时序DRC的示例设计XDC更新。

AXI APB 桥接器（3.0）
* 3.0版本（修订版 1）
* 示例设计XDC更新，无功能变化。

AXI BFM 内核（5.0）
* 5.0版本（修订版 3）
* 改进GUI速度和响应性，无功能变化。

AXI BRAM 控制器（4.0）
* 4.0版本（修订版 1）
* 约束narrow.vhd文件中变量size_plus_lsb的范围为1到256，以改进时序。
* 重新封装，以改进内部自动化，无功能变化。

AXI CAN（5.0）
* 5.0版本（修订版 5）
*重新封装，正确设置仿真文件映射，无功能变化。

AXI 中央直接存储器访问（4.1）
* 4.1版本（修订版 3）
* 示例设计XDC更新，删除了create_clock约束。
* 无功能变化。

AXI Chip2Chip 桥接器（4.2）
* 4.2版本（修订版 1）
* 更新示例设计I/O约束。

AXI 始终转换器（2.1）
* 2.1版本（修订版 2）
* 无变化。

AXI 交叉开关（2.1）
 * 2.1版本（修订版 3）
* 在所有读写连接参数设为手动覆盖时修复了IP 集成器支持。

AXI 数据 FIFO（2.1）
* 2.1版本（修订版 2）
* 无变化。

AXI 数据宽度转换器（2.1）
 * 2.1版本（修订版 2）
* 无变化。

AXI 数据移动器（5.1）
* 5.1版本（修订版 3）
}* 示例设计XDC更新，删除了create_clock约束。
* 无功能变化。

AXI 直接存储器访问（7.1）
* 7.1版本（修订版 3）
*示例设计XDC更新，删除了create_clock约束。
* 重新封装，改进内部自动化，无功能变化。
* 无功能变化

AXI EMC（3.0）
* 3.0版本（修订版 1）
* 修复内核，能正确响应支持wvalid throttling （Xilinx 答复 59967）.
* 更新奇偶计算逻辑，支持同步存储器的窄读取（（Xilinx 答复 60065）。
* 就不正确的参数计算更新了RTL，无功能变化。
* 更新示例设计，支持所有可允许的存储器组合。

AXI EPC（2.0）
* 2.0版本（修订版 5）
*面向时序DRC的示例设计XDC更新。
* 更新升级工具文件，无功能变化。

AXI 以太网（6.1）
* 6.1版本（修订版 1）
* 支持最新GT版本。

AXI 以太网缓冲器（2.0）
* 2.0版本（修订版 4）
*更新板流程命令，同步于内部流程更新，无功能变化。
* 支持最小IFG + PREAMBLE长度，1000 MHz情况下等于12字节时。

AXI 以太网时钟（2.0）
* 2.0版本（修订版 1）
*无修改

AXI EthernetLite（3.0）
* 3.0版本（修订版 1）
* 重新封装，提高内部自动化，无功能修改。
*面向时序DRC的示例设计XDC更新。
*更新板流程命令，同步于内部流程更新，无功能变化。

AXI GPIO（2.0）
* 2.0版本（修订版 5）
*面向时序DRC的示例设计XDC更新。
* 更新板流程命令，同步于内部流程更新，无功能变化。

AXI HWICAP（3.0）
* 3.0版本（修订版 5）
* GUI小调整，没有功能变化。

AXI IIC（2.0）
* 2.0版本（修订版 5）
* 面向时序DRC的示例设计XDC更新。
 *更新板流程命令，同步于内部流程更新，无功能变化。

AXI 互连 (2.1)
 * 2.1版本（修订版 3）
 * 互连功能无变化；互连子内核发生修订版变化。

AXI 中断控制器 (4.1)
 * 4.1版本（修订版 1）
 * 无变化

AXI MMU (2.1)
 * 2.1版本
 * 无变化

AXI 主突发 (2.0)
 * 2.0版本（修订版 4）
 * 无变化

AXI Master Lite (3.0)
 * 3.0版本（修订版 4）
 * 无变化

PCI Express的AXI存储器映射 (2.4)
 * 2.4版本
 * 增加了对 AZynq7030 设备的支持
 * 增加了对 QArtix 50t 设备的支持。
 * 仅当选择共享逻辑选项“示例设计中的共享逻辑（时钟）”时，才启用外部 PIPE 接口支持。
 * 删除了 axi_aclk、axi_ctl_aclk 输入引脚。
 * 解决了 x1gen1 64 位配置中 62.5Mhz 输出时钟的 IPI 问题。
 * 增加了对 125Mhz 参考时钟频率的支持。

Stream Mapper的AXI存储器映射 (1.1)
 * 1.1版本（修订版 2）
 * 无变化。

AXI 性能监控器 (5.0)
 * 5.0版本（修订版 3）
 * 解决了同时处理读/写请求的问题。
 * 最小/最大写/读时延寄存器在概要分析模式下提供。

AXI 协议检验器 (1.1)
 * 1.1版本（修订版 3）
 * 将 MAX_xx_BURSTS 默认值（从 2）增加到 8；改进了 CAM 溢流的消息文本。

AXI 协议转换器 (2.1)
 * 2.1版本（修订版 2）
 * 无变化。

AXI Quad SPI (3.2)
 * 3.2版本（修订版 1）
 * GUI 相关更新。
 * 只需对 RTL 进行少量编辑，即可删除不必要的注释。
 * 无功能变化。

AXI 寄存器 Slice (2.1)
 * 2.1版本（修订版 2）
 * 无变化。

AXI TFT 控制器 (2.0)
 * 2.0版本（修订版 5）
 * 更新了 GUI 中默认 I2C 地址参数的工具提示。无功能变化。

AXI 时基看门狗定时器 (2.0)
 * 2.0版本（修订版 5）
 * 更新了面向时序 DRC 的示例设计 XDC，无功能变化。

AXI 定时器 (2.0)
 * 2.0版本（修订版 5）
 * 更新了面向时序 DRC 的示例设计 XDC，无功能变化。

AXI 流量生成器 (2.0)
 * 2.0版本（修订版 3）
 * 清理了代码，无功能变化。

AXI UART16550 (2.0)
 * 2.0版本（修订版 5）
 * 更新了示例设计 XDC。

AXI USB2 设备 (5.0)
 * 5.0版本（修订版 3）
 * 更新了面向示例设计的 XDC 约束，无功能变化。

AXI Uartlite (2.0)
 * 2.0版本（修订版 5）
 * 更新了示例设计 XDC。
 * 少量 GUI 相关更新，无功能变化。

AXI 视频直接存储器访问 (6.2)
 * 6.2版本（修订版 1）
 * 更新了面向时序 DRC 的示例设计 XDC。

AXI 虚拟 FIFO 控制器 (2.0)
 * 2.0版本（修订版 5）
 * 重新封装，提高内部自动化，无功能变化。

AXI-Stream FIFO (4.0)
 * 4.0版本（修订版 5）
 * 重新封装，提高内部自动化，无功能变化。

AXI4-Stream 加速器适配器 (2.1)
 * 2.1版本（修订版 1）
 * 提高了 GUI 速度和响应性。
 * 启用了输入/输出标量选择，与输入/输出参数无关。

AXI4-Stream Broadcaster (1.1)
 * 1.1版本（修订版 2）
 * 无变化。

AXI4-Stream 时钟转换器 (1.1)
 * 1.1版本（修订版 3）
 * 更新到 FIFO 生成器 v12.0.

AXI4-Stream 合成器 (1.1)
 * 1.1版本（修订版 2）
 * 无变化。

AXI4-Stream 数据 FIFO (1.1)
 * 1.1版本（修订版 3）
 * 更新到 FIFO 生成器 v12.0.

AXI4-Stream 数据宽度转换器 (1.1)
 * 1.1版本（修订版 2）
 * 无变化。

AXI4-Stream 互连 (2.1)
 * 2.1版本（修订版 3）
 * 改进了 ARB_ON_TLAST 参数的处理。

AXI4-Stream 协议检验器 (1.1)
 * 1.1版本（修订版 2）
 * 无变化。

AXI4-Stream 寄存器 Slice (1.1)
 * 1.1版本（修订版 2）
 * 无变化。

AXI4-Stream 子集转换器 (1.1)
 * 1.1版本（修订版 2）
 * 无变化。

AXI4-Stream 交换机 (1.1)
 * 1.1版本（修订版 3）
 * 使用最新 IP 封装程序进行了重新封装；无功能变化。

AXI4-Stream to Video Out (3.0)
 * 3.0版本（修订版 4）
 * 无变化。

累加器 (12.0)
 * 12.0版本（修订版 4）
 * 无变化。

加法器/减法器 (12.0)
 * 12.0版本（修订版 4）
 * 无变化。

异步采样率转换器 (2.0)
 * 2.0版本（修订版 3）
 * 无变化。

Aurora 64B66B (9.2)
 * 9.2版本（修订版 1）
 * UltraScale GT 向导版本升级。
 * 解决了在读取模式下打开信息文件 xil_defaultlib/_info 时出现的 Simplex 设计错误问题。
 * 更新了 7 系列 GTH 设计的 PMA_RSV 属性设置。
 * 解决了基于 UltraScale 设备的设计中的保持违规时序问题
 * 在 UltraScale 设计的时钟内核中添加了缺失的同步器。
 * 对于 UltraScale 设计，GT_DIRECTION 设置为 BOTH，TX_ENABLE & RX_ENABLE 设置为 TRUE。

Aurora 8B10B (10.2)
 * 10.2版本（修订版 1）
 * UltraScale GT 向导版本更改。
 * 增加了对 XQ7Z045 RF900 设备的支持。
 * 解决了基于 UltraScale 设备的设计中的保持违规时序问题。
 * 更新了 4 字节模式下的通道绑定级别逻辑，将通道数改为 >= 13。
 * 在收发器调试端口中修复了 GTX 设备的 gt0_dmonitorout_out 端口宽度。
 * 在示例设计中，自由运行的 INIT CLK 连接到 VIO 内核。
 * 解决了 VHDL 设计的 crc 模块中的锁存器推断问题。
 * 更新了 UltraScale 设备中 16-GT (GTHE3_CHANNEL) 的 CLK_COR_MIN_LAT 和 CLK_COR_MAX_LAT 值。

二进制计数器 (12.0)
 * 12.0版本（修订版 4）
 * 无变化。

块存储器生成器 (8.2)
 * 8.2版本（修订版 1）
 * 更新了块存储器生成器 GUI page-1 中写使能的 GUI 工具提示。

CIC 编译器 (4.0)
 * 4.0版本（修订版 4）
 * 无变化。

CORDIC (6.0)
 * 6.0版本（修订版 4）
 * 无变化。

CPRI (8.2)
 * 8.2版本（修订版 1）
 * 更新为可使用 1.3 版的 UltraScale GT 向导。
 * 更改了 4 PLL 和校准接口，可轻松将内核集成在 IPI 中。

色度重采样器 (4.0)
 * 4.0版本（修订版 4）
 * 无变化。

时钟向导 (5.1)
 * 5.1版本（修订版 3）
 * 针对 AXI4-Lite 接口锁定状态寄存器地址和位映射进行了更新，可与 pg065 校准。

彩色校正矩阵 (6.0)
 * 6.0版本（修订版 5）
 * 解决了 CLIP 参数的默认值 GUI 漏洞。

彩色滤波阵列内插 (7.0)
 * 7.0 版本（修订版 4）
 * 无变化。

复杂乘法器 (6.0)
 * 6.0版本（修订版 5）
 * 删除 DSP48E2 的组件说明，无功能变化。

卷积编码器 (9.0)
 * 9.0 版本 （修订版4）
 * 无变化。

DDS 编译器 (6.0)
 * 6.0 版本（修订版 5）
 * 550MHz 的 DDS_Clock_Rate 最大值可能限制在新款快速器件上的设计。通过设置 Hardware_parameters 参数输入可解决该限制。

DSP48 Macro (3.0)
 * Version 3.0（修订版 6）
 * 在指令规定内部 ALUMODE 为 0010 或 0001 时，固定 fabric-only 实现方案 (use_dsp48=false) 的carrycascout 输出行为。

DUC/DDC 编译器 (3.0)
 * 3.0 版本（修订版 4）
 * 无变化。

离散傅里叶变换 (4.0)
 * 4.0 版本（修订版 4）
 * 无变化。

DisplayPort (4.2)
 * 4.2版本 （修订版 2）
 * 固定 rx_interrupt 模块中的 sync_cell 实例化。

分布存储器生成器 (8.0)
 * 8.0 版本（修订版 5）
 * 重新封装以改进内部自动化，无功能变化。

分频器生成器 (5.1)
 * 5.1 版本（修订版 3）
 * 禁用不必要的断言；当仿真低延迟串联分频器时，这些断言会错误触发。  无功能变化。

ECC (2.0)
 * 2.0版本 （修订版 5）
 * 重新封装，以改进内部自动化，无功能变化。

以太网 1000BASE-X PCS/PMA 或 SGMII (14.2)
 * 14.2 版本（修订版 1）
 * gtwizard_ultrascale 升级到 v1_3。
 * 根据工具行为变化进行很小的约束修改。
 * 去除 7 系列收发器 Reset FSM 中不使用的同步器或对其进行修正。

以太网 PHY MII to Reduced MII (2.0)
 * 2.0 版本（修订版 5）
 * 实例设计进行更新，以便在时钟稳定时发出复位信号。

FIFO 生成器 (12.0)
 * 12.0 版本（修订版 1）
 * 重新封装，以改进内部自动化，无功能变化。

FIR 编译器 (7.1)
 * Version 7.1 （修订版 4）
 * 删除 DSP48E2 的组件说明，无功能变化。
 * 内部变更管理流程的增强功能，无功能变化。

快速傅里叶变换 (9.0)
 * 9.0 版本（修订版 4)
 * 无变化。

固定间隔定时器 (2.0)
 * 2.0 版本（修订版 4）
 * 从源代码注释中删除修订控制标签，无功能变化。

浮点 (7.0)
 * 7.0 版本（修订版 5）
 * 为指数运算符中的信号添加默认值，以避免行为仿真中当流水线填充且 M_AXIS_RESULT_TVALID 是低电平时输出 X 。  无功能变化。
 * 删除 DSP48E2 的组件声明，无功能变化。
 * 内部变更管理流程的增强功能，无功能变化。

G.709 FEC 编码器/解码器 (2.1)
 * 2.1 版本（修订版 2）
 * 对所有仿真器演示测试台的错误报告进行标准化。

G.975.1 EFEC I.4 编码器/解码器 (1.0)
 * 1.0 版本（修订版 5）
 * 将 RAMB18SDP 实例改为 RAMB18E1，以解决行为仿真与综合后仿真的不匹配。

G.975.1 EFEC I.7 编码器/解码器 (2.0)
 * 2.0 版本（修订版 5）
 * 重新封装 IP 以将演示测试台放在 vhdl-testbench 文件组中，无功能变化。

伽玛校正 (7.0)
 * 7.0 版本 （修订版 5）
 * 将默认 AXI4-Lite 接口使能从选中状态改成未选中。已有的 IP 实例不改变。

Gmii to Rgmii (3.0)
 * 3.0 版本（修订版 2）
 * 支持国防和汽车级 zynq 器件。

高速 SelectIO 向导 (1.0)
 * 1.0 版本（修订版 1）
 * CRTL_CLK INTERNAL 取消。

IBERT 7 系列 GTH (3.0)
 * 3.0版本 （修订版 5）
 * 修复 IBERT IP 中的 TIMING DRC 违规，并在具有 CDC 通道双同步器的寄存器上添加 ASYNC_REG 属性。

IBERT 7 系列 GTP (3.0)
 * 3.0 版本（修订版 5）
 * 添加针对 QArtix7 系列的新器件支持。
 * 添加封装 - cs325 fg484.
 * 修复 IBERT IP 中的 TIMING DRC 违规，并在具有 CDC 通道双同步器的寄存器上添加 ASYNC_REG 属性。
 * 将 50t、35t 和 100t 器件的综合设置控制集阀值改为 100，以修复布局器问题。

IBERT 7 系列 GTX (3.0)
 * 3.0 版本 （修订版 5）
 * 增加对新型 Zynq 汽车与国防级器件的支持。
 * 修复 IBERT IP 中的 TIMING DRC 违规，并在具有 CDC 通道双同步器的寄存器上添加 ASYNC_REG 属性。

IBERT 7 系列 GTZ (3.1)
 * 3.1 版本（修订版 3）
 * 内部 HDL 变化，无功能变化。
 * 修复 IBERT IP 中的 TIMING DRC 违规，并在具有 CDC 通道双同步器的寄存器上添加 ASYNC_REG 属性

IBERT Ultrascale GTH (1.0)
 * 1.0 版本（修订版 1）
 * 添加最新器件支持。
 * 更新的 GT 向导子核参考。

ILA (集成逻辑分析器) (4.0)
 * 4.0 版本（修订版1）
 * 修复 TIMING DRC 违规，在 CDC 通道上提供双同步器的寄存器上添加 ASYNC_REG 属性。
 * 修复当 ila 在高级触发模式下使用时首个状态的再执行问题。
 * 减少当选中 AXI4LITE 协议时 AXI 模式下用户看得到的未使用端口的数量。

IOModule (2.2)
 * 2.2 版本（修订版 2）
 * 从源代码注释中删除修订控制标签，无功能变化。

图像增强功能 (8.0)
 * 8.0 版本（修订版 4）
 * 通过 AXI4-Lite 接口对列数量的改变现已在内核中正确升级。

交织器/去交织器 (8.0)
 * 8.0 版本（修订版 4）
 * 无变化

JESD204 (5.2)
 * 5.2 版本（修订版 1）
 * 增加 ZYNQ-7000 XC7Z015 支持 (查看 DS190 了解每个部件/封装中 GTP 的最大数量)。
 * 进行升级，以使用 1.3 版本的 UltraScale GT 向导。
 * 进行升级，以使用 3.3 版本的 7 系列 GT 向导。
 * 提高 GUI 速度和响应，无功能变化。
 * 修复自动升级问题 (Xilinx 答复 60386)。
 * 修复多通道内核设计的 UltraScale GT 封装程序 DRPCLK 时钟连接 (Xilinx 答复 60387)。
 * 修复一个 GUI 符号问题，即针对 GTXE2 收发器时 gt_dmonitorout 端口没有出现在 transcevier_debug 总线接口中。
 * 修复一个 GUI 符号问题，即 gt_drpaddr 端口在 DRP 总线中显示宽度为 16。

JTAG to AXI Master (1.0)
 * 1.0 版本（修订版 3）
 * 添加 jtag_axi_v1_0_jtag_axi_sim.v 文件作为仿真源文件。

LMB BRAM 控制器 (4.0)
 * 4.0 版本（修订版 4）
 * 从源代码注释中删除修订控制标签，无功能变化。

LTE DL 通道编码器 (3.0)
 * 3.0 版本（修订版 5）
 * 产品简介名称从 xmp 变更为 pb。

LTE 快速傅里叶变换 (2.0)
 * 2.0 版本（修订版 5）
 * 产品简介名称从 xmp 变更为 pb。

LTE PUCCH 接收器 (2.0)
 * 2.0 版本（修订版 5）
 * 产品简介名称从 xmp 变更为 pb。

LTE RACH 检测器 (2.0)
 * 2.0 版本（修订版 5）
 * 产品简介名称从 xmp 变更为 pb。

LTE UL 通道解码器 (4.0)
 * 4.0 版本（修订版 5）
 * 内部变更管理流程的增强功能，无功能变化。

本地存储器总线 (LMB) 1.0 (3.0)
 * 3.0 版本（修订版 4）
 * 从源代码注释中删除修订控制标签，无功能变化。

Mailbox (2.1)
 * 2.1 版本（修订版 1）
 * 从源代码注释中删除修订控制标签，无功能变化。

存储器接口生成器 (MIG 7 系列) (2.1)
 * 2.1 版本
 * DDR3 时钟和读取路径校正升级。参考答复记录 60687 了解具体内容。
 * 增加 Artix-7Q(xq7a50t-cs325,xq7a50t-fg484) 和 XAZynq (xa7z030-fbg484) 器件。

存储器接口生成器 (MIG) (5.0)
 * 5.0 版本（修订版 1）
 * 支持针对 DDR3 和 DDR4 接口的 UDIMM 和 SODIMM。
 * RLDRAM3 X18 存储器件支持。
 * QDRIIP BL2 X36 存储器件支持。
 * 解决 GUI 问题，允许取消对 DDR4 内部 Vref 的选择。 敬请参见(Xilinx 答复 60322) 了解详情。
 * 解决面向 DDR3/DDR4 设计的 dbg_clk 连接问题。  查看 (Xilinx 答复 59948)了解具体内容。

MicroBlaze (9.3)
 * 9.3 版本（修订版 1）
 * 内部变更管理流程的增强，无功能变化。

MicroBlaze 调试模块 (MDM) (3.1)
 * 3.1 版本（修订版 1）
 * 从源代码注释中删除修订控制标签，无功能变化。

MicroBlaze MCS (2.2)
 * 2.2 版本（修订版 1）
 * 从源代码注释中删除修订控制标签，无功能变化。

乘法器 (12.0)
 * 12.0 版本（修订版 5）
 * 删除 DSP48E2 的组件说明，无功能变化。

乘加器 (3.0)
 * 3.0 版本（修订版 4）
 * 无变化。

Mutex (2.1)
 * 2.1 版本（修订版 1)
 * 从源代码注释中删除修订控制标签，无功能变化。

峰值抵消波峰因数缩减 (5.0)
 * 5.0 版本（修订版 2）
 * 在约束文件中用于将所有 BRAM 从 READ_FIRST 转换为 WRITE_FIRST 模式的 set_property 已被升级，以便支持 7 系列器件以及UltraScale 器件。
 * 重新封装 IP，以将演示测试台放在 vhdl-testbench 文件组中，无功能变化。

处理器系统复位 (5.0)
 * 5.0 版本（修订版 5）
 * 对 IP 集成器的增强支持。
 * 开发板流程有关的升级，无功能变化。

QSGMII (3.2)
 * 3.2 版本（修订版 1）
 * UltraScale 向导升级为 1.3 版本。

基于 RAM 的移位寄存器 (12.0)
 * 12.0 版本（修订版 4）
 * 无变化

RGB to YCrCb 色彩空间转换器 (7.1)
 * 7.1 版本（修订版 2）
 * 无变化

RXAUI (4.2)
 * 4.2 版本（修订版 1）
 * 增加对 Z-7015 器件的支持。
 * 进行升级，以使用最新的 GT UltraScale 向导。
 * 修复一个 GUI 符号问题，即针对 GTHE2 和 GTXE2 收发器时，gt_dmonitorout 端口没有出现在 transcevier_debug 总线接口中。

Reed-Solomon 解码器(9.0)
 * 9.0 版本（修订版 5）
 * 修改演示测试台以确保在使用穿刺格式时数据模块中有预期数量的错误。综合 HDL 无功能变化。

Reed-Solomon 编码器 (9.0)
 * 9.0 版本（修订版 4）
 * 无变化

S/PDIF (2.0)
 * 2.0 版本（修订版 5）
 * 升级用于时序 DRC 的实例设计 XDC，无功能变化。

SMPTE 2022-1/2 Video over IP 接收器 (1.0)
 * 1.0 版本（修订版 3）
 * 修复在 rvalid 解除有效时可导致负载损坏的 AXI-MM 读取错误。

SMPTE 2022-1/2 Video over IP 发送器 (1.0)
 * 1.0 版本（修订版 3）
 * 修复卡在零值的次级 VLAN 标签值
 * 修复当 FEC_CONFIG 寄存器的位0设为 1 时不生成 Non Block Align FEC 的内核。
 * 改变内核对 AXIS MAC 接口推回值的处理机制。 主链路和次链路上的推回值都传播到系统的传输流输入接口。

SMPTE SD/HD/3G-SDI (3.0)
 * 3.0 版本（修订版 1）
 * 无变化

SMPTE2022-5/6 Video over IP 接收器 (3.0)
 * 3.0 版本（修订版 5）
 * 修复在 rvalid 解除有效时可导致负载损坏的 AXI-MM 读取错误。
 * 增加用于滤波通道的目的地 IP，并将 firewall_sel 位从 2 增加到 3 (寄存器 0x110 位2)。

SMPTE2022-5/6 Video over IP 发送器 (3.0)
 * 3.0 版本（修订版 4）
 * 无变化。

SPI-4.2 (13.0)
 * 13.0 版本（修订版 4）
 * 无变化。

SelectIO 接口向导 (5.1)
 * 5.1 版本（修订版 2）
 * 重新封装，以改进内部自动化，无功能变化。
 * 升级面向 MMCME2 COMPENSATION = BUF_IN 的实例设计。

串行 RapidIO Gen2 (3.1)
 * 3.1 版本（修订版 2）
 * 修复因 Artix7、Kintex7、Virtex7 器件专用 XDC 文件中上拉设置引起的 sys_rst 端口的 VHDL 网表错误，无功能变化。
 * 修复由 ooc.xdc 文件中提到的错误创建时钟约束引起的重要警告问题，无功能变化。

软错误减轻 (4.1)
 * 4.1 版本（修订版 1）
 * 已解决(Xilinx 答复 60056)。Makedata.tcl 不再错误显示为仿真源文件。
 * 已解决的 AR (Xilinx 答复 60058). 将所列出的对 xc7a75t、xc7z030 和 xc7z015 的支持从试用支持改为正式支持。
 * 这个版本的 IP 尚无法支持最新器件 xq7a50t。

系统缓存 (3.0)
 * 3.0 版本（修订版 5）
 * 更改代码，以支持第三方仿真器，无功能变化。
 * 从源代码注释中删除修订控制标签，无功能变化。

系统管理向导 (1.1)
 * 1.1 版本
 * 增加对 UltraScale SSI 器件的支持
 * 增加可选端口 sysmon_slave_sel，作为 SSI 器件中的 DRP 接口。
 * 将输入 s_axi_araddr 和 s_axi_awaddr 的尺寸从 11 增大至 13。 当从以前发布的内核进行升级时，请升级您的设计以正确实例化。
 * 当升级采用以前发布的内核实现的带外部多路转换器模式的设计时，除了选定的 Mux 通道外，vauxp/vauxn 端口不可用，用户需要对设计进行升级。

10 Gb 以太网 MAC (13.1)
 * 13.1 版本（修订版 1）
 * 修复以便在 Oneshot 和 XON/XOFF 具有相同优先级时对传输使用特殊的优先级流程控制。

10 Gb 以太网 PCS/PMA (10GBASE-R/KR) (4.1)
 * 4.1 版本（修订版 2）
 * 升级以使用最新的 GT UltraScale 向导
 * 修复一个 GUI 符号问题，即针对 GTHE2 收发器时，端口 gt0_dmonitorout 未出现在 transceiver_debug 总线接口中。
 * 修复内核 GUI 定制化代码中的一个问题；该问题在 GUI 首次打开时导致 Vivado Messages 窗口中出现一个错误。

测试模式生成器 (6.0)
 * 6.0 版本（修订版 1）
 * 修复了固定时间的内核超时问题，无功能变化。

定时器 Sync 1588 (1.2)
 * 1.2 版本
 * 无变换。

三模式以太网 MAC (8.2)
 * 8.2 版本（修订版 1）
 * 升级 <compname>_clocks XDC 文件中 bus2ip_addr_int_reg 到 gtx_clk 路径的错误路径约束，以修复对综合后源寄存器 bus2ip_addr_int_reg 被更名为 bus2ip_int_reg_rep 发出的重要警告。

UltraScale FPGA 收发器向导 (1.3)
 * 1.3 版本
 * 增加几个新的收发器配置预设置选项。
 * 对采用 GTY 收发器的配置进行综合与实现。
 * 调整时序约束及其在XDC文件中的位置，以减少警告和冗余。
 * 为复位控制器辅助模块添加一个 CDR 锁定超时计数器，以避免 RX 数据路径复位顺序步骤因 RXCDRLOCK 未断言而挂起。
 * 通过参数升级提高 GTH 收发器的性能。
 * 修复用户数据宽度大小制定辅助模块中接收器部分的一个线路错误；该错误只影响使用 160 位 RX 用户数据宽度的 GTY 收发器。
 * 修复向导 GUI 规定频率/速率极限与 UltraScale 架构说明书发布数值之间的少量差异。
 * 为实例设计添加逻辑；该逻辑给出缓冲器旁路控制器辅助模块的正确复位激励。

面向 PCI Express (3.0) 的UltraScale FPGA Gen3 集成模块
 * 3.0 版本（修订版 1）
 * 修复非 x0y0 pcie 模块的时序违规。
 * 增加对 KintexU 器件 xcku100 和 xcku115 的支持。
 * 增加对 VirtexU 器件 xcvu080 和 xcvu125 的支持。
 * 禁用 pf0_rbar_capability 和 pf1_rbar_capability 参数。

VIO (虚拟输入/输出) (3.0)
 * 3.0 版本（修订版 3）
 * 简化约束定义。
 * 提高分布式 RAM 使用率。

视频解交错扫描 (4.0)
 * 4.0 版本（修订版 5）
 * 修复 (Xilinx 答复 60171)中记录的配置 GUI 问题。

Video In至 AXI4-Stream (3.0)
 * 3.0 版本（修订版 4）
 * 无变化

视频屏幕显示 (6.0)
 * 6.0 版本（修订版 5）
 * 在模块 xdc 文件中添加新的 TCL 命令支持。

视频转换器 (8.1)
 * 8.1 版本（修订版 3）
 * 无变化

视频时序控制器 (6.1)
 * 6.1 版本（修订版2）
 * 内部变更管理流程增强，无功能变化。

面向 PCI Express (3.0) 的Virtex-7 FPGA Gen3 集成模块
 * 3.0 版本（修订版 2）
 * 添加新的模块_force_adapt.v，以实现合规修复。

Viterbi 解码器(9.0)
 * 9.0 版本（修订版 5）
 * 内部变更管理流程增强，无功能变化。

XADC 向导 (3.0)
 * 3.0 版本（修订版 4）
 * 修复 INIT_48 中实现定序器模式的 VCCBRAM 通道使能问题。

XAUI (12.1)
 * 12.1 版本（修订版 2）
 * 升级以使用最新的 GT UltraScale 向导。
 * 修复一个 GUI 符号问题，即当针对 GTHE2 和 GTXE2 收发器时 gt_dmonitorout 端口未出现在 transcevier_debug 总线接口中。

YCrCb 至 RGB 色彩空间转换器 (7.1)
 * 7.1 版本（修订版 2）
 * 无变化。

ZYNQ7 处理系统 (5.4)
 * 5.4 版本（修订版 1）
 * 为复位 (USB、I2C 和以太网) 引脚添加极性功能。
 * 添加 IP 类型是处理器。
 * 修复 LPDDR2 挂起问题。

ZYNQ7 处理系统 BFM (2.0)
 * 2.0 版本（修订版 3）
 * 添加一个能帮助向存储器(OCM 和 DDR)实现后门读取的新 API。

interrupt_controller (3.0)
 * 3.0 版本（修订版 1）
 * 无变化。

proc_common (4.0)
 * 4.0 版本（修订版 1）
 * CDC 模块升级，以使用 FDR 消除 DONT_TOUCH 属性。
 * 无功能变化。

AR# 61087
日期 06/23/2014
状态 Archive
Type 版本说明
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