本答复记录包含有关参考时钟、终止或信号完整性问题的调试技巧。
注意：本答复记录是 Xilinx HSSIO 解决方案中心的一部分（Xilinx 答复 37181）。
Xilinx HSSIO 解决方案中心可解决所有与 HSSIO 相关的问题。
无论您是要启动新设计还是要调试问题，请访问HSSIO 解决方案中心来指导您获取相应的信息。
时钟技术
When unintentionally giving a wrong frequency, sometimes the design can stay functional, operating at a line rate that is off, or might exhibit intermittent errors.
If PLLLOCK fails to assert, check REFCLK frequency and quality (see below).
参考时钟是 HSSIO 系统的核心，必须非常干净。以下答复记录主要说明 HSSIO 参考时钟输入的相位噪声限制。
要避免减少系统抖动预算，就必须遵循以下指导原则。
| (Xilinx Answer 44549) | 7 系列 GTX/GTH/GTP 参考时钟相位噪声掩模 |
| (Xilinx Answer 43154) | Spartan-6 GTP 参考时钟相位噪声掩模 |
| (Xilinx Answer 42987) | Virtex-6 GTH 参考时钟相位噪声掩模 |
| (Xilinx Answer 38506) | Virtex-6 GTX 参考时钟相位噪声掩模 |
| (Xilinx Answer 35940) | 如何将振荡器相位噪声转换为定时器抖动 |
对于 UltraScale 和 UltraScale+，参考时钟相位噪声掩模已添加至产品说明书 — 请参见 (DS892) 和 (DS893)。
任何高于这些标准的相位噪声都会直接降低系统裕度，使数据眼变小。
基于架构的参考时钟：
不再允许基于架构的参考时钟（通常称之为 GREFCLK 或 GTGREFCLK 或 PERFCLK）用于 HSSIO，因为它们的抖动性能会降级，导致收发器性能欠佳。
查看（Xilinx 答复 53500），了解更多详情。
I/O 标准：
LVDS 和 LVPECL 是 HSSIO 参考时钟常用的 I/O 标准。查看（Xilinx 答复 43420）{ 41 }和（Xilinx 答复 43641），了解有关参考时钟 I/O 标准的更多详情。
选择振荡器作为 HSSIO 的参考时钟时必须达到的标准列在收发器用户指南 -> 电路板设计指南 -> 参考时钟部分。
终止：
在“7系列向导”中，默认的终止设置不针对具体设置调整。为预期的设计适当地设置这些值非常重要。
The wizard asks users to input channel loss information, and then make the proper termination selection.
也请查看（Xilinx 答复 55366）。
确保在终止电阻器校准电路过程中遵循 RCAL 电阻器的电路板布局指南。
偶尔会出现的一个错误（在 Virtex-5 FPGA 上）是使用内部 AC 电容器和外部 AC 电容器。
这通常会降低信道裕度和误码率。
如果调试信号完整性问题，最好使用 IBIS-AMI 模型分析预期的通道布局。
通道应该用它的所有连接器、线缆和 PCB 线路表示，使用宽带模型（至少 0 到 30 GHz）。
在 PCB 厚度大于 2.5 毫米或 Nyquist 频率高于 5GHz 时，应在背板应用中始终对偏置进行建模。
一些 EDA 工具可提供在硬件中使用的、必要均衡器设置的快速说明