AR# 55531

描述

问题版本: MIG 7 系列 v1.9
解决问题的版本: 参见 (Xilinx 答复 54025)

MIG 7 系列 DDR3/DDR2 设计执行读校平校正，然后是 PRBS 读校平校正，从而微调读取捕获时钟的中心。只有在 MIG 7 系列 v1.9 rtl 中，特定的代码行注释不正确，导致 PRBS 读校平校正阶段的结果（Phaser_IN 块的增减）不能被应用，就好像校正阶段未运行一样。校正不会失败，但 PRBS 读校平期间的微调不会被应用。这会导致校正后的读取数据错误。MIG 7 系列 v1.9 rtl 需要手动更改。

此问题已在 MIG 7 系列 v2.0 中解决，因此只有 MIG 7 系列 v1.9 需要此更新。

解决方案

解决问题，请执行以下步骤：

标准 MIG 7 系列 Coregen IP:

1. 在“user_design/rtl/phy/mig_7series_v1_9_ddr_phy_prbs_rdlvl.v”模块中找到第 228 行：
        //assign pi_stg2_prbs_rdlvl_cnt = prbs_dqs_cnt_r;
   
2. 取消声明注释：
       assign pi_stg2_prbs_rdlvl_cnt = prbs_dqs_cnt_r;
   
3. 用更改的 RTL 再次生成比特流。

Vivado 用户注意事项： 如果使用 "Open IP Example Design" 特性生成 带有 MIG 范例设计的 Vivado 项目，MIG rtl 并非从本地项目目录拷贝，而是从 Vivado 工具树拷贝。如果更新本地项目 mig_7series_v1_9_ddr_phy_prbs_rdlvl.v 文件，不会在范例设计 Vivado 项目中体现。对于范例设计 Vivado 项目，必须手动更新。

EDK MIG 7 系列 IP:

可使用标准 MIG 7 系列 Coregen IP 流更新本地 MIG 设计中的 rtl 。但在示例设计打开情况下该更改不会被反映出来。标准 MIG 7 系列 Coregen IP 部分说明的更新可应用于以下二者之一：

• Vivado Tree: C:\Xilinx\Vivado\2013.1\ids_lite\ISE\coregen\ip\xilinx\other\com\xilinx\ip\mig_7series_v1_9\data\dlib\7series\ddr3_sdram\verilog\rtl\phy\mig_7series_v1_9_ddr_phy_prbs_rdlvl.v
• 本地范例设计: "example_project/mig_7series_0_example/mig_7series_0_example.srcs/sources_1/ip/mig_7series_0/mig_7series_0/user_design/rtl/phy/mig_7series_v1_9_ddr_phy_prbs_rdlvl.v"

当使用 AXI MIG 7 系列 IP, axi_7series_ddrx_v1_08_a， 需要更新的地址为:
Vivado Tree: C:\Xilinx\Vivado\2013.1\ids_lite\EDK\hw\XilinxProcessorIPLib\pcores\axi_7series_ddrx_v1_08_a\hdl\verilog\mig_7series_v1_9_ddr_phy_prbs_rdlvl.v

修订历史
05/03/13 - 包含 EDK MIG 7 系列 IP
04/15/13 - 初始版本

链接问答记录

主要问答记录

相关答复记录