2. 技术支持
  3. AR# 5424: 1.5i Virtex Map - FATAL_ERROR:xvkma:xvkmap.c:587:1.112. Cannot find IOB attached to IBUFG
  4. AR# 54246: 面向 2012.3 和更早期 Vivado 的 7 系列时序分析的设计咨询 - 需要使用 Vivado 设计套件2012.4 进行 7 系列时序分析

AR# 54246

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面向 2012.3 和更早期 Vivado 的 7 系列时序分析的设计咨询 - 需要使用 Vivado 设计套件2012.4 进行 7 系列时序分析

描述

本设计咨询于 2013 年 2 月 14 日更新，详情如下：

Vivado Design Suite 2012.3 及其更早版本在7系列设计的更长路经上出现报告延迟。  

时序引擎和速度文件在 Vivado 设计套件 2012.4 中进行了升级，以解决这种可导致 TNS 和 WNS（时序得分）增加的问题。

解决方案

以下简要概述了相应步骤，用以检查该变化对 Vivado 设计套件 2012.4 和更新版本开发的设计有哪些影响。

  1. 针对 WNS 和TNS（时序得分）的增加评估时序分析结果
  2. 更新失效的设计


详细内容:

1. 针对 WNS 和TNS（时序得分）的增加评估时序分析结果
 
    A. 使用 Vivado 设计套件 2012.4 或更新版本对设计运行时序分析。
         例如： 'report_timing -max_paths 12'

    B. 如果设计通过时序分析而且没有错误，那么无需进一步分析。
    如果时序分析已通过，该域中的设计不会受变更的影响。
        应继续使用最新的 Vivado 设计套件 2012.4/2013.x 进一步开发该设计。
     
    C. 如果设计未通过时序分析，必须更新设计以通过时序分析，且必须生成新的比特流。

    2.  更新失败的设计：

    A.  Vivado 完整项目流程（GUI 用户）
        • 选项1：重新运行实现步骤。如果时序分析通过新布线设计，继续创建比特流。
        • 选项2：重新运行综合与实现步骤。如果时序分析通过新布线设计，继续创建比特流。
    B. Vivado 无项目流程 （命令行用户）
        • 选项 2： 重运行 route_design。如果时序分析通过新布线设计，继续创建比特流。
        • 选项 2. 重运行 place_design 和 route_design。如时序通过了新布线设计，继续创建比特流。

    链接问答记录

    主要问答记录

    Answer Number 问答标题 问题版本 已解决问题的版本
    40835 Design Advisory for Xilinx Timing Solution Center N/A N/A

    相关答复记录

    Answer Number 问答标题 问题版本 已解决问题的版本
    50906 有关量产 Kintex-7 325T、410T、420T 和 Virtex-7 485XT 、690XT 、 1140XT 的设计咨询 - 通用工程样片 (GES) 和量产器件之间的比特流兼容性要求 N/A N/A
    AR# 54246
    日期 10/17/2014
    状态 Active
    Type 设计咨询
    器件
    Tools More Less
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