AR# 50461

描述

在 MIG 7 系列 v1.6 中已经更新了用于所有接口的校正算法和硬模块设置。由于此前的校正算法和硬模块设置在读取操作时会出现校正故障和数据损坏，因此所有用户必须升级到 MIG 7 系列 v1.6。

注： MIG 7 系列 v1.6 非量产状态 IP。用户必须升级至 v1.7 或更高版本。请升级 IP，查看 (Xilinx 答复 53420).

解决方案

本设计咨询详细说明了 MIG 7 系列 v1.6 中对于校正算法所做的更改。 

更新 Phaser_OUT 环形缓冲器设置（所有接口）：

描述：已实现了对于 Phaser_OUT 环形缓冲器初始化的更改，从而可确保在整个 FPGA 工艺变化过程中，Phaser_OUT 输出相位均处于对齐状态。
潜在的故障模式： 如果没有更新 Phaser_OUT 环形缓冲器设置，某些器件可能会因为 Phaser_OUT 输出偏差而出现写校平或写校正故障。例如，ddr_can_n 和 ddr_addr[0] 会出现一个时钟周期的偏差。
修订：更新 Phaser_OUT 环形缓冲器初始值。

更新 Phaser_IN 和 DQS IOB 配置（仅限 DDR3 和 DDR2）：

描述：已实现了对于 Phaser_IN 模块配置的更改，从而可确保在所有可能出现的组件（FPGA 和 DRAM）变化过程中可靠地进行 DQS 前导检测。
潜在的故障模式：如果没有更改 Phaser_IN 模块配置，某些器件可能在读取操作开始不久就会因数据速率过快而出现数据损坏。
修订: 更新 UCF 、 rtl Phaser_IN 何 I/O 配置。

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