2. 开发者工具
  3. Vivado 概述
  4. Vivado ML
点击放大图片

Vivado ML 企业版

by: Xilinx, Inc

免费下载 Vivado® ML 标准版。购买企业版（起价为 2995 美元）。

Edition:
Download from Download Center
Buy License
Product Add-Ons:

功能

新增功能
vivado-ml-software-box-2-1

2021.2 的新增功能：

  • 全新器件支持：Artix® UltraScale+™: XCAU20P 和 XCAU25P​
  • 改进的智能设计运行以实现按钮时序收敛
  • Vivado® 中提供了全新的示例设计
  • 增强高层次综合流的易用性
查看 Vivado ML 的新增功能
功能和许可选项

功能

  • Vivado ML 标准版: 这是一款免费提供的划时代的设计环境。可立即免费访问一些基本的 Vivado 性能和功能。
  • Vivado ML 企业版： 这是设计套件的付费版本，包括对所有 Xilinx 器件的支持。 您可以通过从“Edition”下拉菜单中选择“Enterprise”来购买。
Vivado ML Edition 功能 Vivado ML 标准版 Vivado ML 企业版 Vivado 实验室版
许可选项 免费 30 天评估（免费）
可在 AWS Marketplace 上点播观看
NL: $2995
FL: $3495		   
器件支持 限定 Xilinx 器件 所有 Xilinx 器件   
Vivado IP Integrator   
Dynamic Function eXchange   
Vitis 高层次综合   
Vivado Simulator   
Vivado Device Programmer
Vivado Logic Analyzer
Vivado 串行 I/O Analyzer
调试 IP (ILA/VIO/IBERT)   
综合和布局布线   
Vitis Model Composer 购买  NL - $500
FL - $700		 购买  NL - $500
FL - $700		   
存储器推荐

Vivado ML 版的最小系统内存推荐

下表是每个目标器件的典型及峰值内存使用情况。Xilinx 建议，至少要有足够的物理系统内存来应对高峰内存使用情况。

注:

  1. 内存使用随 LUT 和 CLB 利用率的提升而增加。以下数字是在平均 LUT 利用率约为 75% 的情况下产生的。
  2. 时序限制的大小和复杂性直接影响内存需求。
  3. 以下数字是在单个综合和实现运行中在脚本批处理模式下使用 Vivado 生成的。
  4. 32 位系统不适于这些器件。   
  5. 使用 3GB 存储器的 Windows 32 位系统的配置可参照 答复记录 14932。
Windows / Linux (64 位)
器件 典型值 峰值
所有器件* 20 32
Windows / Linux (64 位)
器件 典型值 峰值
XCKU3P 7 13
XCKU5P 7 13
XCKU9P 8 13
XCKU11P 9 13
XCKU13P 10 14
XCKU15P 10 15
Windows / Linux (64 位)
器件 典型值 峰值
XCVU3P 11 19
XCVU5P 12 19
XCVU7P 15 24
XCVU9P 20 32
XCVU11P 22 32
XCVU13P 28 47
Windows / Linux (64 位)
器件 典型值 峰值
XCZU2EG 3 5
XCZU3EG 4 6
XCZU4EV 5 5
XCZU5EV 6 9
XCZU6EG 7 10
XCZU7EV 8 11
XCZU9EG 10 14
XCZU11EG 11 18
XCZU15EG 11 18
XCZU17EG 12 18
XCZU19EG 14 21
Windows / Linux (64 位)
器件 典型值 峰值
XCZU21DR 10 14
XCZU25DR 11 14
XCZU27DR 13 17
XCZU28DR 14 17
XCZU29DR 14 17
Windows / Linux (64 位)
器件 典型值 峰值
XCKU025 5 7
XCKU035 5 7
XCKU040 5 7
XCKU060 7 11
XCKU085 9 14
XCKU095 9 14
XCKU115 9 14
Windows / Linux (64 位)
器件 典型值 峰值
XCVU065 7 11
XCVU080 5 12
XCVU095 9 14
XCVU125 10 16
XCVU160 14 20
XCVU190 18 24
XCVU440 32 48
Windows / Linux (64 位)
器件 典型值 峰值
XC7V585T 4 6
XC7V2000T 10 16
XC7VX330T 3 5
XC7VX415T 3 5
XC7VX485T 4 5
XC7VX550T 4 6
XC7VX690T 5 7
XC7VX980T 7 9
XC7VX1140T 5 10
XC7VH580T 4 6
XC7VH870T 6 5
Windows / Linux (64 位)
器件 典型值 峰值
XC7K70T 1.6 2.5
XC7K160T 2 3
XC7K325T 3 4
XC7K355T 3 5
XC7K410T 3 5
XC7K420T 3 5
XC7K480T 4 6.5
Windows / Linux (64 位)
器件 典型值 峰值
XC7A15T 2 3
XC7A35T 2 3
XC7A50T 2 3
XC7A75T 2 3
XC7A100T 2 3
XC7A200T 2.5 3.5
Windows / Linux (64 位)
器件 典型值 峰值
XC7Z010 1 1.6
XC7Z015 1.3 1.9
XC7Z020 1.3 1.9
XC7Z030 1.8 2.7
XC7Z035 3 5
XC7Z045 3 5
操作系统

Xilinx®在 x86 和 x86-64 处理器架构上支持以下操作系统。

  • Windows 更新：10.0 1809 Update; 10.0 1903 Update; 10.0 1909 Update; 10.0 2004 Update
  • RHEL 7 / Cent OS 7​: 7.4, 7.5, 7.6, 7.7, 7.8, 7.9
  • RHEL 7 / Cent OS 7​: 7.4, 7.5, 7.6, 7.7, 7.8, 7.9
  • RHEL 7 / Cent OS 7​: 7.4, 7.5, 7.6, 7.7, 7.8, 7.9
  • Ubuntu: 16.04.5 LTS;16.04.6 LTS; 18.04.1 LTS; 18.04.2 LTS, 18.04.3 LTS; 18.04.4 LTS; 20.04 LTS; 20.04.1 LTS

注意：请参阅 PetaLinux 工具文档：参考指南（UG1144），了解有关使用 PetaLinux 支持的操作系统安装要求的更多信息。

架构支持

下表列出了支持 Vivado™ ML 标准版与 Vivado ML 企业版中商业产品的架构。对于非商业产品支持，Vivado ML 标准版支持所有 Xilinx 汽车器件，作为工具中的量产器件提供。

器件 Vivado ML 标准版 Vivado ML 企业版
Zynq® Zynq-7000 SoC 器件：

• XC7Z010、XC7Z015、XC7Z020、XC7Z030、XC7Z007S、XC7Z012S 和 XC7Z014S		 Zynq-7000 SoC 器件：
 • 所有
Zynq® UltraScale+™ MPSoC UltraScale+ MPSoC:

• XCZU2EG、XCZU2CG、XCZU3EG、XCZU3CG XCZU4EG、XCZU4CG、XCZU4EV、XCZU5EG、XCZU5CG、XCZU5EV、XCZU7EV、XCZU7EG 和 XCZU7CG		 UltraScale+ MPSoC:
• 所有
Zynq UltraScale+ RFSoC UltraScale+ RFSoC:
• 无		 UltraScale+ RFSoC:
• 所有
Alveo UltraScale+ 器件：
• 所有		 Alveo:
• 所有
Kria Kria
• 所有		 Kria:
• 所有
Versal N/A AI Core 系列：
• VC1902
• VC1802 Prime 系列
• VM1802
Virtex FPGA

Virtex-7 FPGA:
• 无

Virtex UltraScale FPGA:
• 无

Virtex-7 FPGA:
• 所有

Virtex UltraScale FPGA:
• 所有

Virtex UltraScale+ FPGA:
• 所有

Virtex UltraScale+ HBM:
• 所有

Virtex UltraScale+ 58G:
• 所有
Kintex FPGA

Kintex®-7 FPGA:
• XC7K70T、XC7K160T

Kintex UltraScale FPGA:
• XCKU025、XCKU035

Kintex UltraScale+ FPGA:
• XCKU3P、XCKU5P

Kintex®-7 FPGA:
• 所有

Kintex UltraScale FPGA:
• 所有

Kintex UltraScale+:
• 所有
Artix FPGA Artix-7 FPGA:
• XC7A12T、XC7A15T、XC7A25T、XC7A35T、XC7A50T、XC7A75T、XC7A100T、XC7A200T		 Artix-7 FPGA:
• 所有
Spartan-7 Spartan-7:
• XC7S6, XC7S15
• XC7S25, XC7S50• XC7S75, XC7S100
   		Spartan-7:
• 所有

技术文档

按功能类别或工作负载搜索和过滤文档

Default Default 标题 文件类型 日期

视频

搜索和过滤视频

Default Default 标题 日期

培训

免费 Vivado 培训课程

Vivado 培训课程

注册开发者计划后，即可免费访问以下 Vivado 培训课程。

使用 Vivado Design Suite 设计 FPGA

视频标题 说明
FPGA 架构、3D IC、SoC 概述 概括介绍 FPGA 架构、SSI 技术和 SoC 器件架构。
UltraFast 设计方法：开发版与器件规划 介绍本课程中涵盖的方法指南以及 UltraFast 设计方法检查表。
HDL 编码技巧 涵盖在 FPGA 设计中使用的基本数字编码指南。
Vivado 设计流程介绍 介绍 Vivado 设计流程：项目流程和非项目批处理流程。
Vivado Design Suite 基于项目的流程 介绍 Vivado Design Suite: 中基于项目的流程：创建项目、向项目添加文件、探索 Vivado IDE 以及模拟设计。
行为模拟 描述行为仿真的过程和 Vivado IDE 中可用的仿真选项。
Vivado 综合与实现 根据设计情景创建时序约束并综合实现设计。
Vivado Design Suite I/O 引脚规划 使用 I/O 引脚规划布局在设计中执行引脚分配。
Vivado IP 流程 定制 IP，实例化 IP 并验证设计 IP 的层级。
Vivado 培训课程（优惠价）

其它折扣培训课程

您在寻找其它点播培训课程吗？当您加入开发者计划时，您还可以享受部分课程 50% 的折扣优惠！

1.使用您的 Xilinx 开发者帐户登录 https://lmstraining.xilinx.com

2.在搜索框中搜索开发者计划，填充折扣课程

3.购买并启动设计

视频标题 说明
使用 Vivado Design Suite 设计 FPGA （一） 本课程不仅将介绍 Vivado® Design Suite 的入门信息，而且还将为那些未接触过 FPGA 设计的设计人员介绍 FPGA 设计流程。
使用 Vivado Design Suite 设计 FPGA （二） 此课程基于“使用 Vivado Design Suite 设计 FPGA （一）“ 课程。 了解如何构建更有效的 FPGA 设计。
使用 Vivado Design Suite 设计 FPGA （三） 此课程内容进一步基于“使用 Vivado Design Suite 设计 FPGA 1 & 2“课程。了解如何有效地采用时序收敛技术。
使用 Vivado Design Suite 设计 FPGA （四） 了解如何使用 Vivado® Design Suite 和 Xilinx 硬件的高级功能。重点是为源同步和系统同步接口应用时序约束、利用布局规划技术等。
Vivado 培训课程（付费）

付费课程

Xilinx 实战型 FPGA 和嵌入式设计培训计划旨在让您掌握基础知识，以便立即着手设计。这些计划不仅面向不熟悉 FPGA 技术的工程师，还针对那些开发复杂连接功能、数字信号处理或嵌入式解决方案的有经验的工程师。联系当地的销售代表或授权培训机构，以了解贵公司是否还有培训名额。 了解更多