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メモリ インターフェイス デザイン ハブ - UltraScale RLDRAM 3 メモリ

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はじめに

このページでは、Vivado Design Suite で Memory Interface Generator (MIG) を使用して UltraScale デバイス用のメモリ インターフェイスを設計する際に役立つ情報を提供しています。

概要 (英語)日本語
 Memory Interface UltraScale Design Checklist メモリ インターフェイス UltraScale 設計チェックリスト (日本語版は v1.2 コア対象)
 UltraScale Architecture FPGAs Memory LogiCORE IP v1.4 Product Guide 『UltraScale アーキテクチャ FPGA メモリ IP v1.2 LogiCORE IP 製品ガイド』 (PG150)
 Creating a Memory Interface Design using Vivado MIG Vivado MIG を使用したメモリ インターフェイス デザインの作成 (日本語版は v1.2 コア対象)
 Designing with UltraScale Memory IP UltraScale メモリ IP の設計
 Memory Interface UltraScale IP Release Notes メモリ インターフェイス UltraScale IP リリース ノート
 Supported Memory Interfaces and Data Rates サポートされるメモリ インターフェイスおよびデーター レート
デザイン要件 (英語)日本語
 Input Clock Guidelines 入力クロック ガイドライン (日本語版は v1.2 コア対象)
 Memory Interface External Clocking 
 PCB Guidelines for RLDRAM 3 Memory RLDRAM 3 メモリの PCB ガイドライン
 RLDRAM 3 Pin Rules RLDRAM 3 ピンの規則 (日本語版は v1.2 コア対象)
 Designing with UltraScale Memory IP UltraScale メモリ IP の設計
 I/O Planning for UltraScale Device Memory IP UltraScale デバイス メモリ IP の I/O プランニング
 Importing I/O Ports for an Existing Pin-Out/Board 既存ピン配置およびボード用に I/O ポートをインポート
メモリ インターフェイス IP への接続 (英語)日本語
 Interfacing to the Memory IP User Interface メモリ インターフェイス ユーザー インターフェイスへの接続 (日本語版は v1.2 コア対象)
 Interfacing to the PHY Only Interface PHY 専用のインターフェイス (日本語版は v1.2 コア対象)
メモリ インターフェイス IP のシミュレーション (英語)日本語
 Simulating the Memory Interface Example Design メモリ インターフェイスをシミュレーションするサンプル デザイン (日本語版は v1.2 コア対象)
 Vivado Logic Simulation Design Hub Vivado ロジック シミュレーション デザイン ハブ
よくある質問 (FAQ) (英語)日本語
 Memory Interface UltraScale Solution Center - Frequently Asked Questions (FAQ) メモリ インターフェイス UltraScale ソリューション センター - よく寄せられる質問 (FAQ)

Vivado デザイン ハブ

詳細 概略

メモリ インターフェイス ハブ