在两个或多个组件之间共享来自 PCI Express IBUFDS_GTE4 的 sys_clk 会导致路由问题。
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按照以下步骤来支持 Vivado 2017.4 及更新 Vivado 版本中的时钟共享。
注意：如果您正在使用示例设计，请确保在打开 IP 示例设计之前已完成步骤 1 和步骤 2。
示例设计将自动填充步骤 3 和步骤 4，无需执行这两步。
set_property CONFIG.ext_sys_clk_bufg true [get_ips]
set_property CONFIG.ext_sys_clk_bufg true [get_bd_cells]
2) 重置 IP 或模块设计上的输出结果，并重新生成输出结果，以获得用于设计的新设置。
3) 在您的设计中实例化 BUFG_GT 和 BUFG_GT_SYNC，如下：
wire sys_clk_bufg;
wire sys_clk_ce_out;
wire sync_sc_ce;
wire sync_sc_clr.
BUFG_GT bufg_gt_sysclk (.CE (sync_sc_ce), .CEMASK (1'd0), .CLR (sync_sc_clr), .CLRMASK (1'd0), .DIV (3'd0), .I (sys_clk), .O (sys_clk_bufg));
BUFG_GT_SYNC sys_sys_clk (.CESYNC(sync_sc_ce), .CLRSYNC (sync_sc_clr), .CE(sys_clk_ce_out), .CLK(sys_clk), .CLR (1'b0));
.sys_clk ( sys_clk_bufg ),
.sys_clk_ce_out (sys_clk_ce_out)
修订历史:
02/27/2019— 初始版本
| Answer Number | 问答标题 | 问题版本 | 已解决问题的版本 |
|---|---|---|---|
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