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このページでは、Vivado Design Suite で Memory Interface Generator (MIG) を使用して UltraScale デバイス用のメモリ インターフェイスを設計する際に役立つ情報を提供しています。
ユーザー ガイド (英語) | 日本語 |
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UltraScale Architecture PCB Design Guide | UltraScale アーキテクチャ PCB デザイン ユーザー ガイド |
UltraScale Architecture SelectIO Resources User Guide | UltraScale アークテクチャ SelectIO リソース ユーザー ガイド |
UltraScale Architecture Clocking Resources User Guide | UltraScale アークテクチャ クロッキング リソース ユーザー ガイド |
Vivado Design Suite デザイン ハブ (英語) | 日本語 |
I/O and Clock Planning | I/O およびクロック プランニング |
Designing with IP | IP を使用した設計 |
Using IP Integrator | IP インテグレーターの使用 |
メモリ インターフェイスの設計に関するヒント (英語) | 日本語 |
Migrating Memory Interface IP Using Vivado | Vivado を使用したメモリ インターフェイスの移行 (日本語版は v1.2 コア対象) |
PCB Trace Derating | PCB トレース ディレーティング |
Using the Memory Interface IP Traffic Generator | メモリ インターフェイス IP のトラフィック ジェネレーターの使用 (日本語版は v1.2 コア対象) |
ターゲット リファレンス デザイン (英語のみ) | |
Kintex UltraScale FPGA KCU105 Evaluation Kit |
ザイリンクス サポート ポータルでサービス リクエストを開いてください。
ソリューション センターおよび既知の問題 (英語) | 日本語 |
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Xilinx Memory Interface Solution Center | ザイリンクス メモリ インターフェイス ソリューション センター |
QDRII+ UltraScale and UltraScale+ IP Release Notes and Known Issues | QDRII+ UltraScale および UltraScale+ IP リリース ノートおよび既知の問題 |
デザイン アドバイザリ (英語) | 日本語 |
Design Advisories for Memory Interfaces | メモリ インターフェイスのデザイン アドバイザリ |
デバッグ リソース (英語) | 日本語 |
Memory Interface UltraScale Design Checklist | メモリ インターフェイス UltraScale 設計チェックリスト (日本語版は v1.2 コア対象) |
Hardware Debug Guide - Debugging Memory Interface Issues | ハードウェア デバッグ ガイド - メモリ インターフェイスの問題のデバッグ |
フォーラム (英語のみ) | |
ザイリンクス ユーザー コミュニティ フォーラム - Memory Interface Generator (MIG) |